Tanner&Calibre--针对全定制模拟和混合信号设计全流程工具平台

简介

TannerEDA是针对全定制IC、模拟／混合信号(AMS)和MEMS设计的一套产品。Tanner工具功能强大，从电路设计、版图设计到仿真验证一应俱全；且易学易用，目前在国内外有很高的知名度。Tanner数模混合设计流程是针对模拟/数模混合芯片全定制设计的流程，该流程高度集成了IC设计从前端到后端的工具模块，具体包括电路设计（S-edit）,混合信号仿真（T-spice 等），波形编辑（W-edit），版图设计（L-edit）以及与目前业界Foundry厂兼容的物理验证（LVS和DRC）等。如下图所示：

   Tanner可与当前流行的设计工具与相应的网表格式相互兼容，降低了因支持不同的Foundry导致的

风险，包含多Foundry认证的PDK。该工具直观性强，使用方便并有自己独立的运行平台。同时，Tanner

支持Windows和Linux 双重操作环境。

1.1 S-Edit原理图设计工具

Tanner S-Edit电路图输入是一款前端设计工具，为创建模拟／混合信号设计所需的多视图／单元提供简单易用的设计环境。S-Edit支持已绘制的电路图视图、SPICE 视图、 Verilog 视图、Verilog-A 视图和 Verilog-AMS 视图，因而设计人员能够轻松地以单元为基础换入抽象模型或详细模型。S-Edit 通过 Open Access或EDIF从Cadence、Pyxis、 Laker、ORCAD和ViewDraw导入电路图并自动转换电路图和属性，实现兼容数据的无缝集成。设计人员可以使用S-Edit的电路图设计检查功能快速找出常见错误，例如未驱动的网络、未连接的管脚以及由多个输出驱动的网络。在运行仿真之前发现错误能够提高设计效率和速度，对AMS设计而言尤其重要。

1.2 T-SPICE仿真器及波形工具

考虑到电路规模越来越大，复杂性越来越高，且需要支持各种晶体管和行为模型，这个任务对混合信号设计而言并非易事。Tanner T-Spice Simulation 支持广泛的标准，具备经市场验证的可靠性、高性能和高可扩展性，能够应对这些挑战。T-Spice提供与HSPICE和PSpice兼容的语法，支持行业最新模型,包括PSP、BSIM3.3、BSIM4.6、BSIM SOI 4.0、EKV 2.6、MOS 9、PSP、RPI a-Si & Poly-Si TFT、VBIC和 MEXTRAM多种模型，从而通过全范围的晶圆代工厂模型，轻松进行现代设计和传统设计的仿真。T-Spice 使设计人员能够使用虚拟数据测量、蒙特卡罗分析和参数扫描准确地描述电路行为的特征。它还支持针对模拟行为建模的Verilog-A，使设计人员能够在进行器件的整体设计之前验证系统级的设计。

此外，T-Spice能够利用Mentor ModelSim数字仿真器进行高性能的混合信号仿真。设计人员可以结合使用Verilog、Verilog-A、Verilog-AMS和晶体管层级的SPICE加载网表。T-Spice可自动分割网表并启动 AMS协同仿真，然后将任意数字模块发送到ModelSim，同时再处理任何SPICE或Verilog-A设计分区。之后，T-Spice和ModelSim 进行协同仿真。只要模拟／数字边界发生任何信号变化，它们就会互相通信。

1.3 L-Edit完整的物理版图布局功能

前端设计和验证工作结束后，接下来就是物理版图布局了。设计人员必须再次权衡优先顺序，尤其是设计的模拟分区。再次重申，Tanner 能够提供基于PC平台的最优功能组合，易学易用。TannerL-Edit IC Layout工具是一款完整的层次化物理版图布局编辑器，结合了快速渲染工具和内置生产率工具，使设计人员在创建用于设计的版图时能够最大限度地提升效率。该工具的编辑功能经过优化，所需的鼠标操作比任何其他版图编辑器都要少。内置生产率功能包括对象捕捉、对齐工具、自动生成保护环、针对任意形状和曲度的多边形对象的复杂布尔运算，以及电路图与版图之间的交互显示。

图3：Tanner L-Edit IC Layout工具显示设计的版图数据

   L-Edit支持参数化单元设计，使设计人员能够自动化的创建自定义版图生成器或使用DevGen 轻松设置针对MOSFET、电阻器或电容器等常见器件的版图生成器。该工具的交互式设计规则检查(DRC)功能可以在编辑版图的同时实时显示违规情况， 帮助设计人员能够一次性成功创建出简洁而又零错误的版图。此外，通过L-Edit 的节点高亮显示功能，设计人员可以高亮标出所有连接至节点的几何图形，从而快速发现并修复短路和开路等LVS问题。

   L-Edit为创建同一版图的多个用户提供支持，从而提升设计生产率。设计人员可以直接使用晶圆代工厂提供的文件，减少手动设置操作。如此一来，可以减少使用物理设计工具时的CAD支持负担，使设计人员能够集中精力进行设计。

   版图布局团队可以实现最大程度的生产率，并始终遵循电路图驱动版图流程。S-Edit和L-Edit保持通信与同步，包括交互显示和 ECO 标记。基本元件、子单元和参数化单元的自动实例化可节省时间和预防错误，而实时飞线和辅助性手动布线可以最佳方式快速进行设计布局和布线。

1.4、芯片版图物理验证Calibre DRC/LVS/PEX(xRC)

Tanner Verify DRC和LVS工具提供了全面且经济实惠的物理验证解决方案。这些工具可执行模拟／混合信号 IC 设计规则检查 (DRC) 和网表提取。单元中出现违规情况时， 层次化规则检查引擎能够在第一时间发现，使设计人员得以马上更正违规之处，而不是在多次重复违规之后才发现问题。另外，该工具可与Tanner L-Edit IC Layout 集成，从而能精确找出错误、快速修改，然后加快调试速度。

Calibre nmDRC是以业界领先的Calibre核心架构为基础，专门为纳米设计阶段而开发的第五代Calibre物理验证解决方案。它依托先进的核心技术，可以为设计工程师提供复制图形的分析能力，更快的运行速度及更短的验证周期，从而满足纳米设计中尺寸缩小以及复杂工艺制造引发的各种要求。

图5：Calibre nmDRC物理验证内容

Calibre nmLVS是一款市场领先的版图和原理图对比检查工具，支持全芯片的完整物理参数考量的实际器件量测，提供精确的电路验证。它可和Calibre nmDRC,Calibre xRC和其他第三方寄生提取工具整合使用，为物理验证和寄生提取提供准确的器件萃取。

图6：Calibre nmLVS版图和原理图比较

    CalibrexRC层次化寄生参数提取工具，现今的深亚微米设计当中，寄生参数的提取掌握了项目的成败关键。随着设计中晶体数目大幅增加，而组件的体积不断缩小，寄生参数效应不仅仅影响着整体工作时序，也对整体的电源损耗，可靠性和噪声产生极大的影响。支持对阶层式全芯片寄生参数提取；与Calibre DRC/LVS结合成为单一验证及参数提取解决方案；支持晶体管级及门级参数提取；可对重要的讯号执行select net寄生参数提取流程；支持混合信号Soc寄生参数提取，产生混合信号网表。

1.5、全芯片组装

任何全面的模拟／混合信号流程将包含全芯片组装过程，即将主要功能模块置入压焊框并进行顶层信号和总线的布线。

Tanner的全芯片组装解决方案通过S-Edit和L-Edit的SDL接口实现。以顶层模块为例，设计人员可以使用SDL的实时飞线布局模块，以尽量减少布线拥塞。设计人员还可以使用SDL的短路和开路检查器快速检查连接问题，该检查器需运行完整的LVS便可在单元环境中运行并高亮显示错误。

SDL Router是一款与SDL集成的自动布线引擎，可以加快模拟单元的版图和顶层芯片组装的布线。该工具使设计人员得以集中精力在要求精细的布线上，以便操作或处理对模拟敏感的部分或全部网络。对于剩下的电路，SDL Router可自动为非关键网络布线，以不同的用户指定宽度为不同网络布线，支持用于层转换的多个通孔。设计人员还可以通过它将现有的几何图形标记为特定网络的一部分，然后通过网络按照设计人员的意图选择、高亮显示和拼接几何图形。

图7：Tanner L-Edit IC Layout的电路图驱动版图体现了实时飞线并支持手动、人工辅助和全自动的布线模式

1.6、MEMS设计流程

在当前MEMS设计领域，工具集成度比以往增加了很多。为了应对市场竞争，用户需要一个已经成

功证明能够加速商业项目设计周期的工具集。Tanner MEMS 流程不只把MEMS 器件与相应模拟/数模混

合电路设计的集成变得简单，同时也能够帮助用户改善MEMS 器件的设计。因此，它能够减少培训时间，

缩短设计周期。

Tanner MEMS设计流程的核心是L-edit。L-edit 是一款MEMS版图编辑工具，可以进行曲线多边形和全角运算操作。相比于工程师使用的其他CAD 工具，L-edit 的版图规划更加清晰。用户可以快速的画出所需的图形，并方便地检查多层版图组合之间的重叠和相互关联。利用L-edit例如强大的曲线编辑、实时DRC检查、布尔运算、对象捕捉与对准等方面的优势，用户可以更有效的完成设计任务，并节约时间与成本。与此同时，在任意形状与曲率的多边形复杂运算和派生层生成操作上，L-edit的精度也可以做的非常高。这些操作包含AND，OR，XOR，Subtract，Grow 和Shrink等。它们允许用户根据简单的形状产生复杂的MEMS特殊结构。如下图所示：