Modelsim--优秀的HDL语言仿真器

Modelsim--优秀的HDL语言仿真器

ModelSim是工业界最优秀的语言仿真器，它提供最友好的调试环境，是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。它支持PC和UNIX、LINUX平台，是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，编译仿真速度业界最快，编译的代码与平台无关，便于保护IP核，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，以及IEEE VITAL 1076.4－95 标准，支持C语言功能调用, C的模型，基于SWIFT的SmartModel逻辑模型和硬件模型。

ModelSim支持RTL仿真，门级仿真，时序仿真：

图2.1：FPGA设计流程

主要特点：

*采用直接编译结构，编译仿真速度最快；
*单一内核无缝地进行VHDL和Verilog混合仿真；
*与机器和版本无关，便于数据移植和库维护；
*与机器无关的编译代码编于保护和利用IP；
*简单易用和丰富的图形用户界面，快速全面调试；
*Tcl/Tk用户可定制仿真器；
*完全支持VHDL/Verilog国际标准,完全支持Verilog 2001；
*支持众多的ASIC和FPGA厂家库；
*集成的Performance analyzer帮助分析性能瓶颈，加速仿真；
*灵活的执行模式，Debug模式可以进行高效的调试，效率模式大幅度提高仿真速度。
*加强的代码覆盖率功能Code coverage，能报告出statement、branch、condition、
* expression、toggle、fsm等多种覆盖率情况，进一步提高了测试的完整性；
*同一波形窗口可以显示多组波形，并且能进行多种模式的波形比较（Wave Compare）；
*先进的Signal Spy功能，可以方便地访问VHDL或者VHDL和Verilog混合设计中的下层模块的信号，便于设计调试；
*支持加密IP;
*集成的C调试器，支持用C语言完成测试平台和模块；支持64位的OS;

增强的ModelSim Dataflow窗口：

图2.2：数据流窗口

ModelSim coverage验证：

图2.3：代码覆盖率窗口

Questa --FPGA HDL仿真分析系统

   QuestaSim是第一个基于标准的单核验证引擎，集成了一个HDL模拟器，一个约束求解器，一个判断引擎，功能覆盖，以及一个通用的用户界面。

   Questa先进的仿真器结合了高性能和大容量的仿真技术，采用统一的先进调试功能对工业界标准的语言进行最完整的支持。Questa先进的仿真器是Questa验证平台的核心仿真与验证引擎，它支持TLM到晶体管级的抽象，其包括了三个版本：Questa Core、Questa Prime和Questa Ultra。

主要特点：

*内建单内核仿真器支持SystemVerilog、verilog、VHDL、PSL以及SystemC。

*内建约束解释器支持Constrained-random激励生成，以实现Testbench-Automation；

*支持基于PSL，SystemVerilog语言断言的功能验证，支持业界最著名的0-in Checkware 断言库功能验证。

*集成化支持功能覆盖率检查与分析

*高性能的RTL和Gate-level仿真速度   

*支持用SystemVerilog和SystemC实现高层次testbench设计与调试

*高性能集成化的混合语言调试环境加速对混合验证语言；（SystemVerilog，SystemC，PSL，VHDL，Verilog）的交叉调试与分析。

*基于标准的解决方案能支持所有的流程，便于保护验证上的投资

*提供最高性价比的功能验证解决方案。

图3.1：功能验证管理窗口

Questa AFV提供真正的混合语言验证功能

Questa AFV是以混合语言流程 (mixed language flow) 为目标的单核心验证解决方案，它同时支持SystemVerilog、VHDL、PSL和SystemC，使设计人员能够选择最合适的语言。除此之外，与SystemVerilog验证能力的紧密连结，并将其用于受限随机（constrainedrandom）测试平台的产生以及功能覆盖率的验证也对VHDL使用者大有好处。QuestaSim用户界面与ModelSim类似，命令也完全兼容。

Questa提供测试代码覆盖率(Coverage）检查功能

Questa的DPI Use流程支持

代码覆盖率快速收敛技术

Questa CoverCheck显著提升了实现代码覆盖率收敛的进程。即使在完成完备的仿真验证后，通常仍然会有一些没有被覆盖的代码。CoverCheck可以定位这些问题，帮助使用者决定是否要忽略这段代码或者加强测试环境直至其被测到。

图3.2：Questa仿真验证流程图

基于Formal形式化技术，不需任何Testbench与断言

与Questa无缝连接，支持UCDB；可更早发现覆盖率漏洞；智能引导设计者加速代码覆盖率收敛；完全自动化的流程；良好的图形化分析界面。

图3.3：断言线程查看器

CoverCheck在仿真完成后，读取保存在统一覆盖率数据库（UCDB）中的代码覆盖率结果，然后使用形式化方法来特别定位无法探查的代码。一种可能性是：CoverCheck可以证明目标代码实际上完全不会被执行。另一种可能性是：如果代码能被形式化方法探查到，则CoverCheck通过显示激励波形，给设计者提供必要的指导以加强其编写测试向量并在下次的仿真中检查这一部分设计。CoverCheck通过形式化技术标记仿真中难以探查的代码覆盖率，因此其提供了一个有价值的验证方法。CoverCheck既可以作为独立的形式化验证工具工作，也可以与动态仿真工具在Questa高级验证。

图3.4:Questa功能流程图